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{"id":141,"date":"2012-01-19T17:11:20","date_gmt":"2012-01-19T15:11:20","guid":{"rendered":"http:\/\/www.andrea-asta.com\/portfolio2\/?p=141"},"modified":"2012-01-19T17:12:19","modified_gmt":"2012-01-19T15:12:19","slug":"appunti-calcolatori-elettronici","status":"publish","type":"post","link":"http:\/\/www.andrea-asta.com\/portfolio2\/2012\/01\/19\/appunti-calcolatori-elettronici\/","title":{"rendered":"Appunti Calcolatori Elettronici"},"content":{"rendered":"<p>Nel documento allegato una serie di appunti tratti dai corsi di Calcolatori Elettronici L-A e Calcolatori Elettronici L-M dell&#8217;Universit\u00e0 di Bologna, corso di studi in Ingegneria Informatica.<\/p>\n<h3>Argomenti trattati<\/h3>\n<p>Memorie:<\/p>\n<ul>\n<li>Caratteristiche e accesso di una memoria EPROM<\/li>\n<li>Caratteristiche e accesso di una memoria RAM<\/li>\n<li>Realizzazione della memoria centrale<\/li>\n<li>Memorie DRAM e SRAM<\/li>\n<li>Tecnologia delle memorie DRAM, accesso, refresh, modo pagina<\/li>\n<li>Memorie SDRAM, DDR, DDR2, DDR3<\/li>\n<li>Organizzazione in interleaving<\/li>\n<\/ul>\n<div>Instruction Set:<\/div>\n<div>\n<ul>\n<li>ISA RISC, in particolare DLX<\/li>\n<li>ISA CISC, in particolare Intel 8088<\/li>\n<\/ul>\n<div>Processore DLX:<\/div>\n<div>\n<ul>\n<li>Realizzazione sequenziale e formato delle istruzioni<\/li>\n<li>Principi di pipelining e parametri caratteristici<\/li>\n<li>Datapath pipelined del DLX<\/li>\n<li>Architettura Harvard<\/li>\n<li>Alee strutturali<\/li>\n<li>Alee di dato e soluzione con Delayed Load, Forwarding Unit e Split Cycle<\/li>\n<li>Alee di controllo e riduzione del numero di stalli con retroazioni, delayed branch, previsioni statiche, Branch Target Buffer<\/li>\n<\/ul>\n<div>Processori 8086\/8088:<\/div>\n<div>\n<ul>\n<li>Caratteristiche del bus<\/li>\n<li>Indirizzamento completo: segmentazione e calcolo dell&#8217;offset<\/li>\n<li>Unit\u00e0 di lavoro<\/li>\n<li>Cicli di bus di lettura e scrittura<\/li>\n<li>Bus multiplexato<\/li>\n<li>Segnale di Ready e calcolo degli stati di wait<\/li>\n<li>Circuito di clock<\/li>\n<li>Circuito di reset<\/li>\n<li>IC 8284<\/li>\n<li>Gestione I\/O: registri di stato, registri di controllo, registri di dato, gestione a polling e a interrupt<\/li>\n<\/ul>\n<div>Interruzioni:<\/div>\n<div>\n<ul>\n<li>Definizione di interruzione e tipologie: hardware mascherabili e non mascherabili (INT e NMI), eccezioni, interruzioni software (istruzione INT)<\/li>\n<li>Trasferimento del controllo vettorizzato e Interrupt Vector Table (IVT)<\/li>\n<li>Riconoscimento del tipo di interruzione (ciclo INTA*)<\/li>\n<li>Passaggio alla routine di gestione dell&#8217;interruzione<\/li>\n<li>Istruzione HALT<\/li>\n<li>Generazione di un interrupt type<\/li>\n<\/ul>\n<div>PIC 8259:<\/div>\n<div>\n<ul>\n<li>Caratteristiche generali<\/li>\n<li>Registri ISR, IMR, RR, rete di risoluzione priorit\u00e0<\/li>\n<li>Programmazione e configurazione<\/li>\n<li>Rete di conversione fronte-livello<\/li>\n<li>Configurazione in cascata e utilizzo dei segnali CAS<\/li>\n<\/ul>\n<div>8255:<\/div>\n<div>\n<ul>\n<li>Generalit\u00e0 e programmazione delle porte<\/li>\n<li>Funzionamento in modo 0<\/li>\n<li>Funzionamento in modo 1<\/li>\n<\/ul>\n<div>Hard disk:<\/div>\n<div>\n<ul>\n<li>Generalit\u00e0 di utilizzo e tecnologiche<\/li>\n<li>RAID<\/li>\n<\/ul>\n<div>DMA:<\/div>\n<div>\n<ul>\n<li>Motivazioni e utilit\u00e0<\/li>\n<li>Ciclo speciale HOLD\/HOLDA<\/li>\n<\/ul>\n<p>IC 8237:<\/p>\n<ul>\n<li>Modalit\u00e0 di utilizzo e cicli di bus<\/li>\n<li>Funzionamento fly by<\/li>\n<li>Funzionamento flow through<\/li>\n<li>Modi di funzionamento: single transfer mode, demand mode, block mode, cascade mode<\/li>\n<li>Programmazione<\/li>\n<li>Registri di canale visibili e nascosti<\/li>\n<li>Auto Init<\/li>\n<li>Bit CBFF (Clear Byte Flip Flop)<\/li>\n<li>EOP* open drain<\/li>\n<li>Estensione dell&#8217;indirizzo<\/li>\n<li>Interfacciamento con processori a 8 e 16 bit<\/li>\n<\/ul>\n<div>Gerarchia delle memorie e paging:<\/div>\n<div>\n<ul>\n<li>Nastri, dischi, memoria centrale, cache, registri<\/li>\n<li>Principio di localit\u00e0 spaziale e temporale<\/li>\n<li>Paginazione ad un livello<\/li>\n<li>Paginazione a 2 livelli<\/li>\n<li>Dimensione delle pagine<\/li>\n<li>Page Fault<\/li>\n<li>TLB (Translation Lookhaside Buffer)<\/li>\n<li>Tabella delle pagine invertita, con e senza link, eventualmente pi\u00f9 vie<\/li>\n<\/ul>\n<div>Cache:<\/div>\n<div>\n<ul>\n<li>Memoria associativa<\/li>\n<li>Terminologia: linea, tag, index, offset, replace, miss, hit<\/li>\n<li>Tipologie: full associative, direclty mapped, set-associative a pi\u00f9 vie<\/li>\n<li>Rimpiazzamento: random, LRU a stack o contatori, Pseudo LRU, FIFO<\/li>\n<li>Politiche di Write Miss e Write Hit<\/li>\n<li>Cache indirizzate virtualmente, fisicamente o in accesso sovrapposto<\/li>\n<li>DLX reale: MIPS, R2000, R3000<\/li>\n<li>Parametri dinamici delle cache<\/li>\n<li>Accellerazione delle cache e speculazione<\/li>\n<li>Tipi di miss: compulsory, capacity, conflict<\/li>\n<li>Protocollo MESI con 1 processore e DMA<\/li>\n<li>Protocollo MESI con 2 o pi\u00f9 processori<\/li>\n<li>Protocolli di coerenza Directory Based<\/li>\n<\/ul>\n<div>Branch Target Buffer:<\/div>\n<div>\n<ul>\n<li>Predizione con 1 o 2 bit<\/li>\n<li>Predizione statica<\/li>\n<li>Predittore adattativo a 2 livelli<\/li>\n<\/ul>\n<div>Architetture parallele:<\/div>\n<div>\n<ul>\n<li>Scoreboarding<\/li>\n<li>Algoritmo di Tomasulo<\/li>\n<li>Algoritmo di Tomasulo con ROB<\/li>\n<\/ul>\n<div>Pentium I:<\/div>\n<div>\n<ul>\n<li>Generalit\u00e0 e bus<\/li>\n<li>Cicli di lettura e snoop cache<\/li>\n<li>Segnali di controllo della cache<\/li>\n<li>Cicli burst<\/li>\n<\/ul>\n<div>Evoluzione dei bus:<\/div>\n<div>\n<ul>\n<li>Bus del Pentium II<\/li>\n<li>Bus FSB<\/li>\n<li>Bus DIB<\/li>\n<li>Bus DHSI<\/li>\n<\/ul>\n<div>Quick Path:<\/div>\n<div>\n<ul>\n<li>Requisiti, terminologia e livelli<\/li>\n<li>Performance<\/li>\n<li>Tolleranza agli errori<\/li>\n<li>Protocollo MESIF<\/li>\n<li>Source snooping e home snooping<\/li>\n<\/ul>\n<div>Evoluzione x86:<\/div>\n<div>\n<ul>\n<li>Registri a 32 bit<\/li>\n<li>Descrittore di segmento e tabelle dei segmenti (GDT, LDT)<\/li>\n<li>Selettori di segmento e caching dei descrittori<\/li>\n<li>Indirizzamento completo<\/li>\n<li>Tabelle delle pagine e descrittori di pagina: cacheabilit\u00e0 delle pagine, cronologia di un page fault<\/li>\n<li>Registri di sistema: CR0, CR1, CR2, CR3, CR4, IDTR, GDTR, TR, LDTR<\/li>\n<li>Sistemi segmentati e impaginati, solo impaginati, solo segmentati<\/li>\n<li>Meccanismi e attivazione della protezione: modo reale, livelli di protezione<\/li>\n<li>Caricamento dei registri di segmento e accesso ai dati<\/li>\n<li>Meccanismi di chiamata a procedura: call, call gate, segmenti di codice conformante, problematiche dei cavalli di Troia, istruzione ARPL<\/li>\n<li>Interruzioni x86: cicli di bus, interrupt gate, tabella IDT<\/li>\n<li>Task: descrittore di task, descrittore del segmento descrittore del task, task gate, permessi I\/0, attivazione di un task, task innestati, cambi di contesto<\/li>\n<li>Flags<\/li>\n<\/ul>\n<div>Architettura P6:<\/div>\n<div>\n<ul>\n<li>Novit\u00e0 strutturali<\/li>\n<li>Stadi IF1, IF2, IF3, DEC1, DEC2, RAT, ROB, DIS, EX, RET1, RET2<\/li>\n<li>Return Stack Buffer, BTB, MIS (Micro Instruction Sequences)<\/li>\n<\/ul>\n<div>Pentium IV, Xeon, Centrino:<\/div>\n<div>\n<ul>\n<li>Generalit\u00e0 Pentium IV<\/li>\n<li>Trace Cache<\/li>\n<li>Hyper Threading<\/li>\n<li>XEON<\/li>\n<li>Pentium M &#8211; Centrino<\/li>\n<li>Riduzione dei consumi<\/li>\n<li>Loop Detector<\/li>\n<li>Indirect Branch Predictor<\/li>\n<li>Micro &#8211; fusione<\/li>\n<\/ul>\n<div>Strutture Dual Core:<\/div>\n<div>\n<ul>\n<li>Generalit\u00e0<\/li>\n<li>Estensione a 64 bit<\/li>\n<li>Tecnologie di supporto alla virtualizzazione<\/li>\n<li>Core Duo<\/li>\n<li>Prefetcher intelligente<\/li>\n<li>Macro &#8211; fusione<\/li>\n<li>MOB (Memory Order Buffer)<\/li>\n<li>Memory Disambiguation<\/li>\n<\/ul>\n<div>Nehalem:<\/div>\n<div>\n<ul>\n<li>Processo Tick-Tock<\/li>\n<li>Caratteristiche<\/li>\n<li>TLB e BTB a due livelli e copertura con la cache L3<\/li>\n<li>Cache inclusive ed esclusive e metodologie di snoop<\/li>\n<li>TLB taggato<\/li>\n<li>Unaligned Check Address<\/li>\n<li>Unit\u00e0 di controllo dei consumi e stati C<\/li>\n<li>Modalit\u00e0 Turbo<\/li>\n<\/ul>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<h3>Download<\/h3>\n<ul>\n<li>[download id=&#8221;61&#8243; format=&#8221;2&#8243;]<\/li>\n<\/ul>\n","protected":false},"excerpt":{"rendered":"<p>Nel documento allegato una serie di appunti tratti dai corsi di Calcolatori Elettronici L-A e Calcolatori Elettronici L-M dell&#8217;Universit\u00e0 di Bologna, corso di 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